CCD(Charge Coupled Device)具有低噪声、低功耗、大动态范围、量子效率高、光谱响应范围宽、几何稳定性好等优点，是可见光领域最具有前途的探测器[1，2]。但不同厂商、不同型号的CCD驱动时序各不相同，因此CCD驱动电路很难规范化和标准化。CCD图像传感器对相机的性能起非常关键的作用， 因此实现CCD高性能驱动电路设计是非常重要的[3，4]。
摘要：为了实现由Kodak KAI0340D CCD(Charge Coupled Device)组成的新型图像采集系统，需要设计专门的CCD时序驱动电路。使用Xilinx Spartan3AN FPGA( Field Programmable Gate Arrays)设计时序产生电路，经过驱动芯片MAX4426和ISL55110驱动，再经过箝位电路箝位，得到了满足CCD要求幅度和时序的驱动信号。经实验验证该方法产生了满足CCD要求的驱动时序，实际测试时CCD帧频达到了205.6frame/s。
关键词：建筑经济,高帧频,面阵CCD,FPGA,箝位电路,驱动电路
高帧频的CCD探测器是快速信号捕捉，超高速摄像等领域的重要实现手段。该文介绍一种高帧频CCD KAI0340D驱动电路的设计方法。它的优点是电路结构简单，调试方便，设计周期短，可靠性高。该CCD最大帧频可以达到210 frame/s。
1 KAI0340D内部结构及驱动时序分析
KAI0340D是有效像元为640(H)×480(V)的行间转移CCD图像传感器，其内部结构如图1所示。总像元数为692×492，支持双端读出，最高读出时钟频率为40MHz[5]。
CCD读出共需要五类信号：快门信号(SUB)、三阶电平行转移信号(V2)、两阶电平垂直转移信号(V2，V1)、复位信号(RS)和两阶水平转移信号(H1，H2)。要使CCD输出正确的图像信号，需要设计满足电平和时序要求的这五类信号。
由表1，可以看出该款CCD所需要的电平种类较多。行间转移CCD工作过程如下：首先给出SUB信号将光敏区电荷清空;到达设定的积分时间时、给出三阶的行转移信号V2和两阶的垂直转移信号V1，将光敏区电荷转移至行间寄存器中;然后，给出两阶的垂直转移信号V1、V2，将行间寄 存器一行的电荷转移至水平移位寄存器中;最后，通过复位信号RS和水平转移信号H1、H2的配合将电荷信号一个一个转化为电压信号读出。
2 驱动电路设计
CCD驱动电路主要由驱动时序产生电路、驱动器电路和箝位电路组成。包括驱动电路及后续的数据采集电路在内，整块CCD板上用到的电源共11种(单位：V)：+20、+15、+10、+9、+5、+3.3、+1.2、-20、-10、-8.5和-5。整块板的功耗集中在+5V和+3.3V电源，综合考虑设计的复杂性、板上功耗以及电源的通用性，选择+18V、-18V、+6V和-6V四种电源。其中+15V、+10V和+9V电源由+18V电源经过滤波和电源变换芯片LT1764AEQ产生，+5V、+3.3V和+1.2V由+6V电源也经过LT1764AEQ产生，-10V和-8.5V由-18V 电源经LT1964-SD产生，-5V由-6V电源经LT1964-SD产生，+20V和-20V电源通过倍压电路产生。
2.1 箝位电路
箝位电路三要素：初始状态、箝位方向和箝位电平。以行转移信号V1为例，信号V1电平要求如图2所示：常态V1M为0V，有效状态V1L为-9V。一般的驱动器只能提供正电平驱动，使用MAX4426给出0～ +9V的信号，再将正电平箝位到所需要的电平。根据箝位电路三要素，初始状态为+9V，向负电压方向箝位，箝位电平为0V，如图3所示。初始状态，电容 C129左端电平为+9V，右端通过电阻R81充电到0V，当C129左端电平跳到0V时，由于电容两端电压不能突变，右端电压降到-9V，此时二极管 D9反向，阻值很大，电容上的电荷同样不能短时间内通过R81泄放，这样C129的右端被箝位到了-9V电平。而当C129左端电平变为+9V时，电容右端电平回到一个略高0V的状态(缓慢充电导致)，但此时D9导通，电压迅速回到0V。电路的充放电时间常数由电容C129和电阻R81的值决定，可根据信号周期进行调整。
另一行转移信号V2是三阶电平如图2所示，产生过程如下：首先通过一片MAX4426驱动器U16产生一个两阶电平的信号，通过箝位电路(C123和D7) 产生第三阶电平，再通过第二个箝位电路(C125、R78和D8) 箝位到所需要的电平[3]。由于所要驱动的电路一般都具有容性负载，故供电电压可略高于所要求电压，以抵消容性负载的消耗，让驱动的电平满足器件要求。
2.2 倍压电路
如图4所示，初始状态电容C145左端电平为0V、右端电平为+10V，当vpulse信号由低变高时，C145左端电平变为10V而电容两端电平不能突变，所以右端电平变为+20V。同理当vpulse_n由高变低时，电容C143右端产生-20V电平。
2.3 快门信号产生电路
如图5所示，FPGA产生的控制信号SUB经+5V供电的驱动器隔离后送到电容C150和C151的左端。三极管Q4处于导通而Q3截止，A、C点电平为-20V，B点电平为+20V(不考虑电阻R91、R92和R93及三极管上的损耗);当SUB由高变低时，B点电平被拉到+15V，C点电平被拉到 -25V，Q3导通而Q4截止，A点电平变为+20V，经箝位后，SUB_CCD点的电平为+10V到+50V的脉冲(不考虑损耗)，可略微提高各级供电电压，产生满足CCD快门信号电平和时序的脉冲[6，7]。 行转移和复位信号由于速度较快，使用Intersil公司的高速驱动器ISL55110。在负载为100pF时该芯片的上升和下降时间均为 1.5ns，即该负载下最快信号为3ns。根据箝位三要素产生合适电平的信号，此处不在赘述。
3 仿真及验证
由于面阵CCD 相机驱动时序的复杂性，采用硬件描述语言Verilog HDL设计驱动时序[8]。Verilog HDL采用自上至下及模块化设计方式，具有强大的系统硬件描述能力，并能很好的配合仿真工具进行时序仿真，大大缩减了电路的设计周期。在Xilinx公司提供的综合工具ISE下，使用同步逻辑设计减少毛刺的产生，提高电路的稳定性。调用Modelsim SE6.5可以很方便的观察时序波形，仿真波形如图6所示。
从图7、图8和图9可以看出产生的驱动信号满足CCD的要求。CCD输出的信号经过相关双采样、放大和数字化后送到FPGA，FPGA将每一行的右半行数据倒序与左半行数据拼接成一行数据，再通过Camera Link发送到上位机，在上位机的实时显示软件上可以看到CCD输出的图像数据，并能看到帧频为205.6frame/s。拍摄的图片如图10。
5 结论
使用FPGA产生驱动时序，经过驱动器调节驱动电压并提高驱动能力，再用箝位电路箝位到所要电平的方法很好地实现了Kodak KAI0340 CCD的驱动信号，帧频达到了预期的205.6frame/s。该CCD驱动采用FPGA编程设计，具有设计灵活、调试周期短、可靠性高的特点。箝位电路很好的解决了驱动器无法提供负电压驱动的问题，并且能够将电平箝位到所需的电平，通过两个箝位电路配合可以实现三阶电平，满足了行转移信号为三阶电平的要求。
参考文献：
[1] 佟首峰，阮锦，郝志航.CCD图像传感器降噪技术的研究[J].光学精密工程，2000，48(2)：140-145.
[2] 李洪法，薛旭成，郭永飞，等.双抽头CCD图像整合优化设计[J].中国光学2012.25(1)：42-46.
[3] 薛旭成，李云飞，郭永飞.CCD成像系统中模拟前端设计[J].光学精密工程，2007，15(8)：1191-1195.
[4] 周怀得，刘海英，徐东，等.行间转移面阵CCD的TDI工作方式研究[J].光学精密工程，2008，16(9)：1629-1634.
